Path: coconuts.jaist!wnoc-tyo-news!foretune!news.iij.ad.jp!iijnet!mspc220!mspc200!newsgate.melfans.or.jp!news.tcp-net.ad.jp!niq0!newssinet!news.nc.u-tokyo.ac.jp!komaba!makino
From: makino@chianti.c.u-tokyo.ac.jp (Jun Makino)
Newsgroups: fj.comp.arch
Subject: Re: Effect of out-of-order execution (Re:How many ports do registers have?
Message-ID: <MAKINO.95Aug30142007@chianti.c.u-tokyo.ac.jp>
Date: 30 Aug 95 05:20:07 GMT
References: <ITOU.95Aug3124210@volga.mfd.cs.fujitsu.co.jp>
	<ITOU.95Aug4122321@volga.mfd.cs.fujitsu.co.jp>
	<KMATSUBA.95Aug4211942@marinara.mit.edu>
	<ITOU.95Aug7142405@volga.mfd.cs.fujitsu.co.jp>
	<KMATSUBA.95Aug8005949@vongole.mit.edu>
	<SAKURAI.95Aug8203754@edserv
Distribution: fj
Organization: College of Arts and Sciences, Univ. of Tokyo
Lines: 40
NNTP-Posting-Host: chianti.c.u-tokyo.ac.jp
In-reply-to: tanabe@isl.rdc.toshiba.co.jp's message of 29 Aug 1995 11:57:20 GMT

>>>>> On 29 Aug 1995 11:57:20 GMT, tanabe@isl.rdc.toshiba.co.jp
(Noboru Tanabe) said:

> 田邊%メモリバンド幅の観点から言えばVR付きのVPが良いと思う@東芝 です。

>> そのとおりですね。メモリ階層があるようなアーキテクチャとベクタプ
>> ロセッサの組合せはなかなか難しいものがあるというのは例えば Ardent
>> TITAN あたりで実証されたといっていいのではないでしょうか。

> MeikoのCS-2の他にもTMCのCM-5やAP1000でもベクトルプロセッサは持ってま
> す(した?)けど...もう結論が出てしまった話なのでしょうか？

すみません。「メモリ階層がある」というのは、「バンド幅が下にいく
ほど小さくなる」というのも含んでいるつもりでした。普通のワークス
テーションの実装だと、主記憶のバンド幅はキャッシュに比べて1桁程度
は落ちるのも珍しくないわけですが、そういうのに VP をつけるのはな
かなか難しいと思います。TITAN の場合、特にCPUを増やすと主記憶のバ
ンド幅がボトルネックになる傾向がありました。 CS-2やCM-5 なんかは
そこそこのバンド幅を持たせていて、そんなに悪くはないと思います。

>> 個人的には memory-to-memory の Cyber 205/ETA-10 の系列の機械もそ
>> んなに悪くはなかったのではないかと思うのですが、、、

> 私はEWSレベルの実装系のベクトルプロセッサの是非より、上記のベクトル
> レジスタの必要性の方が先に結論が出ている話だと思ってましたが...
> (無ければ貴重なメモリバンド幅を浪費してしまうではないですか？)

えっと、理屈はそうなのですが、例えば Cray X-MPから T/J-90 にいた
る系列の機械というのはすべて浪費できるだけのメモリバンド幅を持た
せていますよね。XMPの場合CPU1個あたり4ポートあったはずで、その後
基本的には変わっていないと思います。各ポートがクロックサイクル当
たり1語の転送能力を持つので、実効的に memory-to-memory でピークに
近い性能を出せます。Cray-1 とか Cray-2 はそうではなくて、このメモ
リバンド幅の違いはかなり実効性能に影響しているはずです。（まあコ
ンパイラが貧弱なだけかもしれないのですが、、、）

どうせ浪費できるだけのメモリバンド幅を持たせるならば、ベクトルレ
ジスタがなくたっていけなくはないのではという気がします。

牧野＠東大駒場